7月10日消息，韩国浦项工科大学（POSTECH）研究团队近日宣布开发出一项全新的内存芯片堆叠技术，能够在低温低压条件下稳定堆叠10层以上的超薄半导体芯片，其集成密度约为现有HBM（高带宽内存）的4倍。这项突破性成果为解决AI算力基础设施面临的“内存墙”难题提供了重要的技术路径。相关研究成果已发表于国际学术期刊《Results in Engineering》网络版。

HBM作为AI加速器所需的核心组件，其性能很大程度上取决于能否将更多DRAM芯片垂直、稳定地堆叠在有限的空间内。然而，随着DRAM芯片厚度降至十几微米（约为头发丝直径的五分之一），芯片变得极其脆弱，在堆叠过程中极易发生弯曲、翘曲甚至破裂，传统的制造方法往往在堆叠前就已对芯片造成损伤。

POSTECH机械工程系金锡（Kim Seok）教授团队与韩国产业技术研究院（KEIT）合作，开发出了一种将两道关键工序合二为一的创新工艺。该技术将可精准放置芯片的“转移印刷”（transfer printing）技术，与在芯片转移过程中同步完成金属连接的“实时键合”（in-situ bonding）技术相结合，实现了芯片转移、贴装与连接的一体化。

所谓“转移印刷”，可以理解为一种高精度的“微观贴膜”或“乐高积木”组装工艺。简单来说，它就是用一块特制的“印章”（通常由高分子聚合物制成，比如PDMS），把微米或纳米级别的芯片、元器件或材料薄膜，从它们最初生长或制造的“基底”上“粘”起来，再精确地“贴”到目标基板上的指定位置。

韩国研究团队利用该工艺，在低于180摄氏度的低温和低于20千帕（kPa）的低压条件下，成功将厚度约14微米的超薄硅芯片稳定堆叠了10层以上。测试结果显示，堆叠完成后层间对位误差较小，芯片翘曲现象也被大幅抑制。

该技术所实现的“集成密度”（即相对于总厚度的堆叠层数）达到了现有12层HBM结构的约4倍，意味着在相同物理空间内可以容纳更多存储容量，从而让AI模型运行更快、处理更大规模任务，且无需扩大硬件规模。

POSTECH研究团队表示，这项技术不仅可应用于AI芯片，还有望拓展至小芯片（Chiplet）封装技术以及下一代 Micro-LED 显示等领域，成为高性能AI半导体及下一代存储系统研发的重要基础技术。

值得一提的是，韩国在HBM和先进封装领域已形成强大的产业生态。SK海力士近期展示了业界首款16层HBM4封装，采用了其核心的MR-MUF技术，并积极推进混合键合等下一代封装技术的研发与量产准备。三星电子也在考虑新建先进芯片封装厂，并加速3D封装技术的商用化进程，目标在2026年第二季度量产。

POSTECH的这项技术突破，与韩国半导体产业界在HBM及先进封装领域的持续投入相互呼应，有望加速从实验室到商业化的转化进程。随着AI算力需求持续爆发，对更高密度、更高性能存储解决方案的追求，将继续推动半导体产业链上下游在材料、工艺和封装架构上的协同创新。