在8月23日于美国斯坦福大学举行的Hot Chips 2026技术大会上，SK海力士封装工程副总裁Jaesik Lee发表了题为《高频宽内存先进封装》（Advanced Packaging for High-Bandwidth Memory）的演讲，分享公司针对HBM4及后续产品的封装技术路线。

随着AI加速器对内存带宽、容量与能源效率的要求的持续攀升，HBM堆叠层数、I/O数量及信号速度不断提高。目前HBM是通过硅通孔（TSV）将多层DRAM Die垂直堆叠，并与Base Die整合，再通过硅中介层（Silicon Interposer）与GPU或其他AI加速器连接，形成典型的2.5D封装构架。SK海力士指出，目前HBM堆叠高度最高可达16层，而单一HBM模块具有1024个I/O，通过16个信道经由硅中介层与XPU连接。、

相比传统GDDR6，HBM优势在于能在更小空间提供更高带宽与容量，同时降低整体功耗。SK海力士举例，典型GDDR6解决方案可提供24GB容量与768GB/s频宽，而由4组HBM3E堆叠组成的方案，容量最高可达144GB、带宽则可达4TB/s，且占用空间可减少约一半。

在下一代产品方面，SK海力士的HBM4将导入最高24Gb DRAM密度，并支持2048 I/O数、最高8Gbps I/O速度，单堆叠频宽可达2TB/s以上。与HBM3E相比，HBM4封装高度与尺寸进一步增加，并整合更多TSV与微凸块（Micro Bump）。

从SK海力士分享的数据来看，HBM4封装高度约775μm，尺寸为12.8×11mm，最多可具备16,148个Base Micro-Bump与超过2万个TSV；目前12层产品已进入量产，16层则仍处于认证阶段，容量最高可达48GB。

在封装技术方面，目前HBM主要采用热压键合搭配非导电膜（TC+NCF），以及大规模回焊搭配模封底部填充（MR+MUF）两种封装方式。

其中，TC+NCF在控制Die翘曲方面具优势，但热阻较高、产能相对受限；MR+MUF则具较高生产效率与较低热阻，但对芯片翘曲及间隙填充的控制要求更高。

SK海力士目前已将先进MR-MUF技术应用于16层HBM3E，并进一步导入翘曲控制、细间距互连与窄间隙填充等技术。

然而，在HBM带宽提升的同时，功耗与散热负担也同步增加，单纯依靠增加堆叠层数或提高I/O速度，已难以支撑后续HBM的性能扩张，因此SK海力士转向混合键合（Hybrid Bonding）技术。

相较MR-MUF，混合键合可实现厚度增加24%的核心晶粒（Core Die），TSV间距可缩小至18μm以下，同时在堆叠层数增加的情况下，热阻可降低约35%。同时，SK海力士也开发自家I-HBM技术，针对HBM内部局部热点进行改善。

SK海力士表示，I-HBM这项技术可额外降低超过30%的热阻，有助于应对未来HBM在更高功耗与更高I/O速度下产生的局部热集中问题。

值得注意的是，SK海力士在这次解决方案中，也将英特尔EMIB与台积电CoWoS技术并列。

展望未来，SK海力士计划通过将TSV数量加倍、提高I/O速度，并结合逻辑制程整合来提升带宽；至于PDN（电源与电源传输网络）所面临的挑战，则将采用最新且经最佳化的逻辑晶圆代工制程，并让Power TSV更广泛地分布于整体结构中，以大幅改善PDN性能。

此外，SK海力士也正在进一步思考HBM从2.5D走向3D的可能性。现阶段HBM与GPU、AI加速器主要是并排放置于硅中介层上，形成2.5D构架；但公司目标是布局3D整合技术，最终目标是将HBM堆叠在AI加速器上方，形成更紧密的3D整合构架。这种构架可大幅缩短内存与计算单元之间的距离，并进一步提升带宽与能源效率，但同时也会带来更严峻的散热、供电、机械应力与良率挑战。