一种基于LoRa的动态识别和楼层判定方法

一种基于LoRa的动态识别和楼层判定方法[其他][其他]

针对室内三维定位中垂直方向的楼层判定算法复杂度高、准确率低等问题，提出一种基于LoRa的动态识别和楼层判定方法。首先,在楼宇内按需部署纵向定位设备；然后，建立室内各层楼梯口的LoRa信号指纹库，划定对应不同楼层信号强度特征的判定阈值；最后结合LoRa-RSSI动态识别和楼层判定方法，捕捉室内动态下无线信号强度的实时变化，实现上下楼活动动态识别，提高楼层判定的准确率。实验结果表明，方法识别判定准确率达97.9%，实现简单，不受外界环境影响，可快速按需部署。结合室内二维定位技术，提供了一种新的室内人、物三维定位方法和思路。

发表于：7/28/2021 4:42:00 PM

核电数字化控制系统与第三方系统接口研究

核电数字化控制系统与第三方系统接口研究[其他][其他]

随着数字化控制系统DCS广泛应用于核电厂，核电厂主控室也在向功能更完善、布局更集中的先进主控室过渡，这一技术特点使得主控室操纵员主要依赖操作员站上的显示器和键盘鼠标实现对电厂工艺系统的监控，因此需要将DCS以外的第三方仪控系统与DCS系统进行信息与监控集成。基于此需求，介绍了接口设计的一般原则，具体阐述了福清核电DCS系统与第三方仪控系统接口设计，并以DCS与KRT系统接口为实例，论述了采用I/A平台FDSI模块实现第三方仪控系统接口的具体实施。

发表于：7/28/2021 4:38:00 PM

基于Arduino和语音识别的智能垃圾分类系统

基于Arduino和语音识别的智能垃圾分类系统[其他][其他]

在上海、北京等全国多个省市陆续推出垃圾分类管理办法和要求的大背景下，为了能够更好地帮助居民进行垃圾分类，提出了基于Arduino和语音识别的智能垃圾分类系统。该系统由Android移动端APP、HC-05蓝牙模块、下位机控制模块构成。Android移动端APP接收语音输入，识别并加以分类，并通过HC-05蓝牙模块将分类结果发送到Arduino开发板，Arduino开发板根据分类结果控制相应舵机转动，从而带动对应分类的垃圾桶盖打开，实现垃圾分类。实验测试结果表明，该系统识别准确率高，具有实用价值。

发表于：7/28/2021 4:34:00 PM

Spectre X RF在大规模RFIC设计中的应用

Spectre X RF在大规模RFIC设计中的应用[其他][其他]

随着工艺尺寸的不断缩小，电路规模的不断复杂化以及版图中寄生规模的不断增大，在一些大规模的后仿验证过程中，Cadence公司提供的模拟全精度仿真器Spectre/APS/APS RF已不能满足需求。针对这一问题，Cadence于2019年推出APS的下一代模拟全精度仿真器Spectre X，在实际使用过程中发现其对普通模拟仿真性能提升明显并且基本保持了APS的仿真精度。2020年，Cadence推出其APS RF的下一代仿真器Spectre X RF 仿真器。RF仿真在整体仿真验证流程中同样占据很大一部分，在将其应用到实际项目前，需要与APS RF对比其性能和速度。介绍了Spectre X RF的用法，并重点介绍在几种采用不同工艺的RFIC设计中，仿真器Spectre APS RF与Spectre X RF仿真性能与精度的对比情况。

发表于：7/28/2021 4:29:00 PM

基于信号与电源完整性的有效分析优化2.5D-3D的设计

基于信号与电源完整性的有效分析优化2.5D-3D的设计[其他][其他]

HBM(高带宽内存)存储系统与传统的DRAM接口相比，具有高速率和低功耗特性。在2.5D/3D的设计中，随着HBM速率的提高，对信号与电源完整性的设计的考量越来越重要，如何通过有效的仿真指导产品的设计是一个挑战。首先从信号完整性的角度讨论了设计的考量点，其次从电源完整性的角度讨论电源噪声在高速传输信号中的影响，并提出了如何仿真与预测大量同步开关噪声等电源噪声对眼图的影响，最后基于芯片的测试结果对比仿真，给出结论。

发表于：7/28/2021 4:25:00 PM

5 nm MSOA RapidPDK及物理实现

5 nm MSOA RapidPDK及物理实现[其他][其他]

随着当今电子行业的发展，对SoC芯片，尤其是数模混合芯片的要求越来越高。和传统的DEF/GDS数据交互方式相比，Mixed Signal Open Database(MSOA) RapidPDK可以帮助设计人员通过相同的PDK更好地完成数字工具Innovus和模拟工具Virtuoso之间的数据传递。首先描述了5 nm MSOA RapidPDK生成方式，其次使用生成的PDK实现5 nm IP物理实现，同时验证MSOA flow对5 nm设计在版图完成和交付方面的速率提升。

发表于：7/28/2021 4:20:00 PM

Tempus-PI仿真和实测关键时序路径的一致性研究

Tempus-PI仿真和实测关键时序路径的一致性研究[其他][其他]

传统的静态时序分析会将电压的不一致性作为减弱参数形式，以一定的余量帮助使用者覆盖大部分真实芯片中的情况。但是随着芯片越来越大，软硬件的功能越来越多，由于电压降引起的时序违例越来越多。很多情况下IR的分析是符合标准的。现在主流的大规模芯片如AI芯片都是基于12 nm、7 nm或者更小的技术节点。封装还会引入3DIC。电压降分析越来越复杂也越来越重要。与此同时，时序分析也将会引入电压降的影响。Tempus-PI提供一个真正的时序和电压降协同仿真的签核流程，以此来帮助找到真正的电压敏感的关键路径。该仿真工作的结果得到了芯片测试的一致性验证。

发表于：7/28/2021 4:16:00 PM

基于Palladium AVIP的SoC验证方案

基于Palladium AVIP的SoC验证方案[其他][其他]

由于片上系统芯片(System on Chip，SoC)规模越来越大，软件仿真速度在一些大的场景测试用例下已经很难满足验证计划时间的要求。现场可编程门阵列(Field Programmable Gate Array，FPGA)原型验证平台容量的限制，以及需要修改时钟树等特性导致FPGA平台并不适合做功耗/性能评估。基于Emulator平台的仿真加速以及功耗/性能评估已经成为一种趋势。可以使用Emulator的加速验证知识产权(Accelerated Verification Intellectual Property，AVIP)替换软件仿真用的验证知识产权(Verification Intellectual Property，VIP)来做仿真加速。以及使用高级微控制器总线结构(Advanced Micro-controller Bus Architecture，AMBA) AVIP来模拟或者监控总线的传输，结合其他工具可以用来做功能/功耗/性能相关的验证工作，大大加速了芯片相关开发验证的进程。

发表于：7/28/2021 4:06:00 PM

基于vManager的大规模IC验证自动化解决方案

基于vManager的大规模IC验证自动化解决方案[其他][其他]

介绍了验证管理工具vManager,通过Python调用vAPI接口与企业级的产品需求管理工具Microsoft TFS和用户数据后台对接，实现了从自动创建验证需求框架(即vPlan)自动执行回归验证，自动提取验证结果反标回Microsoft TFS中的需求状态，自动提取验证结果呈现到验证看板的自动化验证管理全流程。方案旨在自动化、规范化地实现验证需求到vPlan的同步， 验证回归状态和覆盖率的实时汇总，实现验证的高效率和高透明度，需求跟踪达到滴水不漏。该方案还采用了vManager最新一代的High Available模式，可实现跨地域的多团队合作与数据共享，并且部署了多引擎验证工具包括Xcelium、JapserGold和Palladium的验证管理，实现了多维度的验证数据汇总。目前该方案已经部署到真实的研发环境中，为vManager在国内比较领先的应用，为业内提供“跨地域合作+多个仿真引擎”的大规模验证方案提供了非常有价值的参考。

发表于：7/28/2021 2:55:00 PM

基于Innovus工具的IR Drop自动化修复

基于Innovus工具的IR Drop自动化修复[其他][其他]

在先进工艺节点下，芯片电源网络的电阻增加和高密度的晶体管同时翻转会在VDD和VSS上产生电压降(IR Drop)，导致芯片产生时序问题和功能性障碍。采用基于Innovus工具的三种自动化IR Drop修复流程在PR (Placement and Route)阶段优化模块的动态IR Drop。结果表明，Pegasus PG Fix Flow和IR-Aware Placement这两种方法能分别修复设计的48%和33.8%的IR Drop违例，且不会恶化时序和DRC（Design Rule Check），而IR-Aware PG Strape Addition这种方法的优化力度相对较小，且会使DRC有较大程度的恶化。

发表于：7/28/2021 2:51:00 PM