6月25日消息，高通在2026投资者日上发布了高带宽计算（High-Bandwidth Compute，HBC）架构，将专用近内存加速器堆叠在LPDDR存储堆栈下方，通过TSV硅通孔技术实现3D堆叠芯片设计。

这项技术主要是解决长期困扰AI行业的“存储墙”瓶颈，将计算单元直接置于DRAM底层。

高通宣称，在完整加速器级别，HBC可实现6倍于HBM的每瓦带宽和200倍于SRAM的每瓦容量。

HBC选用LPDDR作为存储介质，核心优势在于单堆容量更大，堆栈通过TSV工艺与下方HBC加速器互连。

第一代HBC Gen1将搭载于AI 250加速器，预计2027年年中启动商业化样品测试。

搭载HBC Gen1的AI 250加速器单卡内存读写速率达133TB/s，有效带宽是采用标准LPDDR5X的AI 200的18倍。HBC旨在实现更低单位Token能耗、更高有效存储带宽，同时降低系统成本。

高通同时公布了HBC技术路线图。第二代HBC Gen2将配套AI 300加速器于2028年推出。AI 300有效内存带宽达AI250的3倍，即AI 200的54倍，单卡每瓦内存带宽较当前GPU提升4至8倍。

高通表示，HBC架构依托四大核心技术根基：领先的3D集成工艺、全系统级协同设计、成熟的LPDDR技术积淀、顶尖功耗优化能力。

微软Azure已确认将部署高通的HBC芯片，HBC也成为高通Dragonfly数据中心解决方案的核心技术支柱之一。