头条 AMD庆祝赛灵思成立40周年 40 年前，赛灵思（Xilinx）推出了一种革命性的设备，让工程师可以在办公桌上使用逻辑编程。 赛灵思开发的现场可编程门阵列（FPGA）使工程师能够将具有自定义逻辑的比特流下载到台式编程器中立即运行，而无需等待数周才能从晶圆厂返回芯片。如果出现错误或问题，设备可以在那里重新编程。 最新资讯 微软黑科技：图像识别系统错误率已低于人类 微软最近公布了一篇关于图像识别的研究论文，在一项图像识别的基准测试中，电脑系统识别能力已经超越了人类。人类在归类数据库ImageNet中的图像时错误率为5.1%，而微软研究小组的这个深度学习系统可以达到4.94%的错误率。 发表于：2/16/2015 FPGA精华资源集锦 FPGA的应用早就突破了传统的数据采集、接口逻辑等领域，不断向新兴市场渗透。在通信、消费类、嵌入式等领域FPGA行使DSP职能，通过嵌入处理器核取代MCU一些应用，FPGA未来发展空间难以想象。 发表于：2/14/2015 基于FPGA的跨时钟域信号处理——亚稳态 在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组成的简单握手机制。riple兄更是提出了req和ack这两个直接的跨时钟域信号在被另一个时钟域的寄存器同步时的亚稳态问题。这个问题估计是整个异步通信中最值得探讨和关注的。 发表于：2/12/2015 基于FPGA的实时视频缩放算法设计实现 摘 要： 通过权衡几种线性插值算法的显示效果和硬件可实现性，选择用双线性插值算法实现视频缩放，并在FPGA平台上以RAM_FIFO架构作为该算法硬件实现的核心思想，设计主要包括数据缓存模块、系数产生模块以及整体控制模块。结果表明，该设计能够实现任意比例缩放，系统频率高，实时性好，缩放后显示清晰稳定，能够满足实际工程的应用要求。 发表于：2/11/2015 零基础教你学FPGA之Verilog语法基础(下) (1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函 数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函数可以条用函数，但是不能调用任务。 发表于：2/9/2015 零基础教你学FPGA之Verilog语法基础(中) 顺序快就好比C语言里的大括号“{ }”，在Verilog语法中，用begin…end代替。这里只需要知道，在begin…end中间的语句是顺序执行的就行了。 发表于：2/9/2015 零基础教你学FPGA之Verilog语法基础(上) 这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。 发表于：2/9/2015 基于FPGA的跨时钟域信号处理——专用握手信号 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。 发表于：2/7/2015 利用PowerPC对多片FPGA并行配置的设计与实现 为了克服JTAG等常用FPGA配置方式存在的下载速度慢等缺点，设计了一种利用PowerPC对多片FPGA进行并行配置的方案。借助PowerPC通用输入/输出口产生控制逻辑，利用其本地总线并行下载配置数据。该方案可以选择8 bit、16 bit以及32 bit位宽下载方式，依次实现对多片FPGA的并行配置。经实测，利用JTAG口对XC6VSX475T芯片进行配置需要48 s，而采用本方案可将配置时间缩短至1 s左右，大大缩短了配置时间。 发表于：2/6/2015 FPGA与图像处理研讨会圆满落幕 2015年2月1日，由《电子技术应用》杂志社主办的电子技术应用.Tech-Workshop之“FPGA与图像处理”圆满落幕。本次活动吸引了40余名视频图像处理爱好者、FPGA爱好者参会，听众来自中科院电子所、中科院微电子所、电子六所等科研单位，华为、清华同方、大唐移动、展讯通信等知名企业，以及北京大学、北京航空航天大学、北京邮电大学、北京工业大学等高等院校。 发表于：2/5/2015 «…197198199200201202203204205206…»
