头条 中国科学家成功研制“九章四号”量子计算原型机 5 月 13 日消息，据新华社今晚报道，中国科学技术大学潘建伟、陆朝阳、张强、刘乃乐等组成的研究团队，联合济南量子技术研究院、山西大学、清华大学、上海人工智能实验室、崂山实验室、国家并行计算机工程技术研究中心等单位，成功研制出 1024 个量子压缩态输入、8176 模式的可编程量子计算原型机“九章四号”，首次操纵和探测高达 3050 个光子的量子态，再度刷新光量子信息技术世界纪录，求解高斯玻色取样问题比目前全球最快的超级计算机快 10 的 54 次方倍。国际知名学术期刊《自然》13 日发表了该成果。 最新资讯 解读UltraScale+ Xilinx在16nm继续领先一代的奥义所在 时至今日，相信已经没有任何人能否认Xilinx在FPGA领域的霸主地位。尤其是近年来，Xilinx通过不断创新，大幅提高系统级性能，降低功耗，节约物料成本，在28nm 和 20nm 持续领先，为客户提供领先竞争对手一代的价值。 发表于：2015/2/27 微软黑科技：图像识别系统错误率已低于人类 微软最近公布了一篇关于图像识别的研究论文，在一项图像识别的基准测试中，电脑系统识别能力已经超越了人类。人类在归类数据库ImageNet中的图像时错误率为5.1%，而微软研究小组的这个深度学习系统可以达到4.94%的错误率。 发表于：2015/2/16 FPGA精华资源集锦 FPGA的应用早就突破了传统的数据采集、接口逻辑等领域，不断向新兴市场渗透。在通信、消费类、嵌入式等领域FPGA行使DSP职能，通过嵌入处理器核取代MCU一些应用，FPGA未来发展空间难以想象。 发表于：2015/2/14 基于FPGA的跨时钟域信号处理——亚稳态 在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组成的简单握手机制。riple兄更是提出了req和ack这两个直接的跨时钟域信号在被另一个时钟域的寄存器同步时的亚稳态问题。这个问题估计是整个异步通信中最值得探讨和关注的。 发表于：2015/2/12 基于FPGA的实时视频缩放算法设计实现 摘 要： 通过权衡几种线性插值算法的显示效果和硬件可实现性，选择用双线性插值算法实现视频缩放，并在FPGA平台上以RAM_FIFO架构作为该算法硬件实现的核心思想，设计主要包括数据缓存模块、系数产生模块以及整体控制模块。结果表明，该设计能够实现任意比例缩放，系统频率高，实时性好，缩放后显示清晰稳定，能够满足实际工程的应用要求。 发表于：2015/2/11 零基础教你学FPGA之Verilog语法基础(下) (1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函 数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函数可以条用函数，但是不能调用任务。 发表于：2015/2/9 零基础教你学FPGA之Verilog语法基础(中) 顺序快就好比C语言里的大括号“{ }”，在Verilog语法中，用begin…end代替。这里只需要知道，在begin…end中间的语句是顺序执行的就行了。 发表于：2015/2/9 零基础教你学FPGA之Verilog语法基础(上) 这几天复习了一下Verilog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不多，具有C语言基础的朋友学起来应该没什么问题，和C语言相同的地方就不说了吧，重点说一下不同点吧。 发表于：2015/2/9 基于FPGA的跨时钟域信号处理——专用握手信号 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。 发表于：2015/2/7 利用PowerPC对多片FPGA并行配置的设计与实现 为了克服JTAG等常用FPGA配置方式存在的下载速度慢等缺点，设计了一种利用PowerPC对多片FPGA进行并行配置的方案。借助PowerPC通用输入/输出口产生控制逻辑，利用其本地总线并行下载配置数据。该方案可以选择8 bit、16 bit以及32 bit位宽下载方式，依次实现对多片FPGA的并行配置。经实测，利用JTAG口对XC6VSX475T芯片进行配置需要48 s，而采用本方案可将配置时间缩短至1 s左右，大大缩短了配置时间。 发表于：2015/2/6 <…200201202203204205206207208209…>
